MAXplus2是一款電腦PLD開發(fā)軟件，該工具能對電子器件進(jìn)行圖形仿真，極為精準(zhǔn)的對器件進(jìn)行編程開發(fā)，對邏輯電路進(jìn)行設(shè)計(jì)并測試，分分鐘完成，極易上手使用。

軟件介紹

max+plus ii下載Max+plusII是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模CPLD/FPGA).使用MAX+PLUSII的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語言）建立設(shè)計(jì)，MAX+PLUSII把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非?？?。對于一般幾千門的電路設(shè)計(jì)，使用MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，Maxplus2被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。

軟件功能

1.設(shè)計(jì)輸入。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計(jì)的。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。

2.前仿真（功能仿真）。設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。（ASCI設(shè)計(jì)中，這一步驟稱為第一次Sign-off）PLD設(shè)計(jì)中，有時(shí)跳過這一步。

3.設(shè)計(jì)編譯。設(shè)計(jì)輸入之后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門級邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識別的某種數(shù)據(jù)格式(網(wǎng)表)。

4.優(yōu)化。對于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。

5.布局布線。在PLD設(shè)計(jì)中，3-5步可以用PLD廠家提供的開發(fā)軟件（如 Maxplus2）自動(dòng)一次完成。

6.后仿真（時(shí)序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。（ASCI設(shè)計(jì)中，這一步驟稱為第二次Sign—off）。

7.生產(chǎn)。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)

安裝教程

MAX+plus2 II的安裝比較簡單，一直下一步基本就完成了，不過軟件的破解會(huì)比較復(fù)雜，所以小編這里帶來了完整的安裝教程，讓你完成安裝和激活工作。

安裝MAX+PLUS II 10.2目錄中的軟件

運(yùn)行MAX+PLUS II 10.2\setup.exe

至完成安裝。

安裝成功后，第一次運(yùn)行MAX+plus II時(shí)，會(huì)彈出一個(gè)對話框提示"遵守協(xié)議"，

需要用鼠標(biāo)將下拉條拉到最后，“OK“按鈕才會(huì)點(diǎn)亮，然后選擇“OK“

按鈕即可。另外一種解決方法是：按兩次“TAB”鍵后，“OK“按鈕

即可點(diǎn)亮。

另外：

復(fù)制CRACK名稱為ALTERA.DAT(或另一license.dat文件)的LICENSE文件,到MAX+plus II

的安裝目錄下（如d:\maxplus2）。

運(yùn)行MAX+plus II，進(jìn)入MAX+plus II集成環(huán)境，選擇"Option"-> "License Setup"菜單，

彈出一個(gè)對話框。按"Browse"按鈕，可以選擇授權(quán)（LICENSE）文件，此時(shí)選擇前面COPY進(jìn)的授權(quán)文件即可，

按“OK”后，退出MAX+plus II集成環(huán)境后，再次運(yùn)行MAX+plus II，所有特性都可以使用了。

此軟件安裝和使用中應(yīng)該注意：

1、軟件安裝前和使用中應(yīng)注意計(jì)算機(jī)時(shí)間必須為當(dāng)前時(shí)間（年月日）不要向后退，否則此軟件可能無法正常使用！

2、此軟件對病毒敏感，計(jì)算機(jī)中稍有病毒，在使用中即會(huì)嚴(yán)重影響軟件的正常使用，并會(huì)出現(xiàn)許多無法確定的問題！

3、不要將MAXPLUSII更低版本的設(shè)計(jì)用此軟件編譯（純VHDL文件除外）。

4、若編輯FLEX10K或ACEX1K系列器件，應(yīng)該消去QUARTUS適配技術(shù)，否則任意引起編譯錯(cuò)誤，方法如下：

A、打開MAXPLUSII，選擇COMPILER選項(xiàng)，然后可以看到跳出編輯窗，最后選定待編譯的文件為工程文件；

B、選擇“PROCESSING”項(xiàng)，在此窗口上選擇“FITTER SETTINGS”；

C、在跳出的窗口消掉左上角的勾，及關(guān)閉“USE QUARTUS FITTER FOR FLEX10K AND ACEX1K DEVICES”

D、開始編譯。

使用教程

MAXplus2軟件本身為上一代產(chǎn)品，并且對于新手也比較不友好，入門門檻較高，不過如果你使用過其他仿真產(chǎn)品能更易于上手，所以小編這里帶來了MAXplus2的基礎(chǔ)使用教程，幫助你更快上手。

基本操作+demo

1.在E:盤下新建文件夾My_prjct

2.編輯輸入并保存VHDL源文件

選中【File】->【New】，新建一個(gè)設(shè)計(jì)文件，選擇【Text Editor file】，打開文本編輯器。

用鍵盤輸入設(shè)計(jì)文件：多路選擇器，并存入自己新建的文件夾，存盤文件名為：ZL5319.VHD

存盤后，若輸入正確，代碼關(guān)鍵字將改變顏色。

選擇【File】->【Project】->【Set Project to Current File】。注意頂部路徑指向改變

選擇【Assign】->【Device】,先消去【Show only fastest speed grades】顯示全部選項(xiàng)，再以如圖配置為例：

選擇【Max+plus II】->【Compiler】,顯示編輯窗

選擇VHDL文本編輯版本號和排錯(cuò)：選擇【Interfaces】->【VHDL Netlist Reader Settings】,選擇【VHDL 1993】

選擇【Processing】->【Fitter Settings】,消去【Use Quartus...】處的勾，選擇【OK】，單擊編輯器的【Start】,編輯完成

3.時(shí)序仿真

選擇【File】->【New】->【W(wǎng)aveform Editor file】，選擇波形編輯器文件

選擇【Node】->【Enter Nodes from SNF】,從SNF文件中選擇輸入設(shè)計(jì)文件的信號節(jié)點(diǎn)，點(diǎn)擊【List】。

點(diǎn)擊【=>】從左窗選擇需要的信號進(jìn)入右窗，點(diǎn)擊【OK】

在【Options】中消去【Snap to Grid】的選擇

選擇【File】->【End Time】調(diào)整仿真時(shí)間區(qū)域，填入65.0us

點(diǎn)擊“b”，使其變?yōu)楹谏?，點(diǎn)出時(shí)鐘周期設(shè)置窗，設(shè)置周期為800ns.

設(shè)置“a”周期為2us

存盤

單擊【MAX+plus II】->【Simulator】->【Start】運(yùn)行仿真器

如何看波形

我們點(diǎn)擊新建按鈕

新建波形文件

波形文件格式我們選擇scf

進(jìn)行波形的繪制界面

我們在任意界面鼠標(biāo)右鍵

選擇Enter Nodes from SNF...

我們先點(diǎn)擊list列出當(dāng)前的IO口

然后點(diǎn)擊=>符號導(dǎo)入全部的接口

可以看到輸入a，b輸出c波形圖像已經(jīng)出來了

不過a，b均為高電平，c為未定義態(tài)

2輸入端的與非門，真值表有四種可能性

我們這里就暫且輸入四個(gè)時(shí)刻的波形其余時(shí)刻先不用管

選中一段，點(diǎn)擊0或1輸入波形

這里我們按照

00,01,10,11格式輸入的

我們按CTRL+S保存波形文件

文件名必須和我們的網(wǎng)表文件名相同且路徑相同

我們點(diǎn)擊頂欄的MaxplusII->Simulator進(jìn)行模擬仿真

點(diǎn)擊start進(jìn)行仿真操作

可以看到輸出c已經(jīng)有結(jié)果了

對應(yīng)我們真值表發(fā)現(xiàn)結(jié)果正確，只是波形可能有延遲誤差

這是正常的，因?yàn)槲覀冊趯?shí)際應(yīng)用中也是存在這樣的延遲誤差的