Tanner Tools 2019功能強大的電路設計軟件，適用于集成電路（IC）、模擬/混合信號（AMS）和MEMS設計。2019版本進行了全面升級和優(yōu)化，提供了緊密集成的混合信號設計套件，設計周期極短、性價比高，特別適合物聯(lián)網(wǎng)和基于項目的設計，以一種高度集成的端到端流程支持進行快速的電路設計、模擬和混合信號IC、MEMS和光子設計等。這里帶來的是破解版，下面有著詳細的破解教程。

軟件特色

1、繼承的連接

S-Edit現(xiàn)在提供對通過參數(shù)化電源/接地符號或網(wǎng)絡標簽定義的繼承連接的支持。

2、符號和示意圖中的圖像

現(xiàn)在可以在符號視圖和示意圖視圖中插入圖像。這可以用于創(chuàng)建更詳細的符號，也可以用于在示意圖中添加注釋或文檔。 Windows®支持位圖和矢量格式。 Linux僅支持位圖格式。

3、AFS和EZWave集成

S-Edit現(xiàn)在與AFS，Eldo和EZwave集成在一起，以在整個Linux環(huán)境中提供仿真設置，啟動，交叉探測和向后注釋支持。 Windows上的SEdit和Linux上使用PSF輸出格式的AFS / EZWave現(xiàn)在也支持設置和啟動，交叉探測和向后注釋。反向注釋支持包括DC OP V / I，AC小信號，模型參數(shù)，設備AC小信號參數(shù)表和設備參數(shù)反向注釋。

4、布局偽造

Layout Forge是一種生產(chǎn)力增強工具，適用于模擬布局設計人員執(zhí)行設備級別的布局和布線，從而可以完全控制布局和布線。 Layout Forge在原理圖中識別差分對，電流鏡和共源共柵電流鏡，并自動在布局中生成放置和布線的單元。設計人員可以在瞬間中心的幫助下自定義設備的放置，并可以自定義工藝路線。

5、鄰接

參數(shù)化的單元鄰接可以允許參數(shù)化的單元實例在鄰接時調(diào)整其幾何形狀以占據(jù)最小面積。例如，如果一個n溝道MOSFET的兩個實例共享相同的源極或漏極，則基臺將重新生成實例，以去除額外的觸點并使這兩個器件彼此非?？拷?。基臺將檢查有效的連接，相同類型或類別的設備，并確保LVS清潔結(jié)果。必須由PDK中的鑄造廠啟用參數(shù)化的單元橋臺。

安裝方法

1、下載安裝包，解壓縮并運行安裝，選擇安裝產(chǎn)品

2、選擇軟件安裝位置

3、選擇需要安裝的產(chǎn)品，自行勾選即可

4、閱讀軟件許可協(xié)議，點擊同意

5、一切準備就緒，點擊安裝

6、正在安裝中，請耐心等待一會

7、安裝成功，退出安裝向?qū)?/p>

8、右鍵管理員身份運行MentorKG.exe，會自動生成LICENSE.TXT，保存在一個指定位置，比如安裝目錄下

9、右鍵我的電腦——>屬性——>高級系統(tǒng)設置——>環(huán)境變量，創(chuàng)建系統(tǒng)環(huán)境變量

變量名：LM_LICENSE_FILE

變量值：指向LICENSE.TXT路徑

10、運行軟件即可免費使用了

軟件功能

1、完整的IC設計捕捉環(huán)境

Tanner S-Edit是一個易于使用的設計環(huán)境，用于原理圖捕獲和設計輸入。 它為您提供了處理最復雜的混合信號IC設計捕獲所需的功能。 S-Edit與Tanner T-Spice，Analog FastSPICE™（AFS）或Eldo®仿真器，Tanner L-Edit IC布局工具以及Calibre®LVS和PEX工具緊密集成。 S-Edit通過優(yōu)化您的生產(chǎn)率并加快將概念應用于硅的速度，可以幫助您滿足當今快速發(fā)展的市場的需求。 更快的設計周期為您提供了向最佳解決方案過渡的更多靈活性，從而節(jié)省了更多時間和資源來進行工藝角確認。 結(jié)果是減少了下游風險，提高了產(chǎn)量并縮短了上市時間。

2、最復雜的混合信號IC設計的原理圖捕獲

總線支持加快了混合信號設計的創(chuàng)建

先進的陣列支持可輕松創(chuàng)建和編輯具有重復塊的存儲器，圖像或電路

具有快速固定（熱點）功能的橡皮筋連通性編輯功能可加快設計修改速度

S-Edit在設計過程中實時顯示評估的參數(shù)； 可以顯示或評估具有基于其他電路參數(shù)的公式的參數(shù)

自動生成符號使您可以輕松地從原理圖創(chuàng)建符號并同步所有更改

所有操作均可通過TCL / Tk命令語言完全編寫腳本

可記錄的腳本使您能夠自動化任務或擴展工具以滿足特定于應用程序的需求

可重播的日志可在網(wǎng)絡或硬件出現(xiàn)意外故障時進行恢復

S-Edit在突出顯示層次結(jié)構(gòu)時執(zhí)行網(wǎng)絡突出顯示并保持網(wǎng)絡突出顯示

口徑RVE在原理圖，布局和LVS報告之間進行交叉探測以突出顯示網(wǎng)絡或設備

原理圖ERC使您可以檢查設計中是否存在常見錯誤，例如未驅(qū)動的網(wǎng)絡，未連接的引腳以及由多個輸出驅(qū)動的網(wǎng)絡。 設計檢查是完全可配置的，包括自定義驗證腳本

3、與仿真緊密集成

從原理圖捕獲環(huán)境中驅(qū)動模擬器。 這樣就可以直接在原理圖上查看工作點結(jié)果，查看設備的小信號參數(shù)，查看模型參數(shù)以及執(zhí)行波形交叉探測以查看節(jié)點電壓以及設備端子電流或電荷。

S-Edit為電路設計，仿真，分析和調(diào)整的迭代循環(huán)創(chuàng)建了高效流程。 專注于設計而不是數(shù)據(jù)處理，從而加快了設計過程。

4、與第三方工具和舊版數(shù)據(jù)輕松互操作

S-Edit從第三方工具中以本機OpenAccess或EDIF進行讀取，并自動轉(zhuǎn)換原理圖和屬性以無縫集成遺留數(shù)據(jù)

網(wǎng)表可以以靈活的，用戶可配置的格式導出，包括SPICE和CDL變體，EDIF，結(jié)構(gòu)性Verilog 以及結(jié)構(gòu)化的VHDL

S-Edit中的庫支持最大限度地重用了以前項目中開發(fā)的或從第三方供應商處導入的IP

5、強大且易于使用的界面

S-Edit使前端設計的捕獲更輕松，更高效

完全由用戶可編程的設計環(huán)境使您可以重新映射熱鍵，創(chuàng)建新的工具欄以及根據(jù)自己的喜好自定義視圖-所有這些都在簡化的GUI中

完整的用戶界面 支持多種語言，包括英語，日語，簡體中文和繁體中文

S-Edit提供Unicode支持； 所有用戶數(shù)據(jù)都可以輸入國際字符集。ird-PartyTools and Legacy Data

S-Edit從第三方工具中以本機OpenAccess或EDIF進行讀取，并自動轉(zhuǎn)換原理圖和屬性以無縫集成遺留數(shù)據(jù)

網(wǎng)表可以以靈活的，用戶可配置的格式導出，包括SPICE和CDL變體，EDIF，結(jié)構(gòu)性Verilog 以及結(jié)構(gòu)化的VHDL

S-Edit中的庫支持最大限度地重用了以前項目中開發(fā)的或從第三方供應商處導入的IP

6、具有成本效益

S-Edit提供了理想的性能成本比，使您可以最大化項目中的設計人員人數(shù)

由于S-Edit在Windows®和Linux平臺上運行，因此設計人員可以在具有成本效益的工作站或 筆記本電腦 這意味著您可以隨身攜帶您的工作，甚至在家中，也可以繼續(xù)工作，以滿足上市時間的壓力

提供兩種配置：完整的原理圖編輯器和原理圖查看器