Synopsys Synplify是一款專業(yè)的FPGA設(shè)計軟件，在軟件中集成了FPGA綜合設(shè)計環(huán)境，讓用戶能夠使用軟件快速高效的進(jìn)行開發(fā)處理。軟件中有著豐富的功能幫助用戶進(jìn)行設(shè)計，對于專業(yè)的人員來說能夠極大的提升工作效率，軟件專業(yè)性較強(qiáng)，適合專業(yè)人士進(jìn)行使用。

軟件功能

增量的、基于塊的和自下而上的流程，從一次運(yùn)行到下一次運(yùn)行保持一致的結(jié)果

自動編譯點(diǎn)增量流可將運(yùn)行時間提高 4 倍，同時保持 QoR

支持多達(dá) 4 個處理器的加速運(yùn)行時間

腳本和 Tcl/Find 支持流程自動化和可定制的綜合、調(diào)試和報告

使用來自 Achronix、Altera、Lattice、Microsemi、Xilinx 的 FPGA 的最佳面積和時序結(jié)果

分層團(tuán)隊設(shè)計流程允許并行和/或地理分布的設(shè)計開發(fā)

全面的語言支持，包括 Verilog、VHDL、SystemVerilog、VHDL-2008 和混合語言設(shè)計

FSM Compiler 和 FSM Explorer，用于從 RTL 中自動提取和優(yōu)化有限狀態(tài)機(jī)

圖形狀態(tài)機(jī)查看器可自動創(chuàng)建氣泡圖以調(diào)試和記錄 FSM

自動存儲器和 DSP 推理提供具有最佳面積、功率和時序質(zhì)量結(jié)果的設(shè)計的自動實施

用于分析的增量靜態(tài)時序允許更新時序異常約束，立即查看結(jié)果，無需重新綜合

HDL Analyst 交互式圖形分析和調(diào)試工具，用于設(shè)計診斷、問題隔離以及功能和性能分析

軟件特色

1、快速的運(yùn)行時間和增量功能，可在最快的時間內(nèi)實現(xiàn)結(jié)果

2、最好的質(zhì)量結(jié)果（結(jié)果質(zhì)量）的性能調(diào)度的行業(yè)

3、邏輯到最小化的降低的成本和功率

4、提供多個目標(biāo)的FPGA從一個單一RTL源

5、HDL分析儀原理觀眾對于快速調(diào)試和調(diào)整限制

6、通過比較FSM性能和來自ECC存儲器的推斷來減少SEU（包括重復(fù)TMR）的自動化

7、支持第三方FPGA

8、能力到調(diào)試操作FPGA直接在RTL代碼

9、整合與Synphony模型編譯器的實現(xiàn)算法的DSP

10、分析工具，以降低動態(tài)功耗消耗

11、支持基于原型的FPGA，包括門和時鐘轉(zhuǎn)換生成

12、支持的塊建筑Synopsys的DesignWare的和的DesignWare核心的的數(shù)字，以確保兼容性ASIC當(dāng)前

13、該設(shè)計為發(fā)展的分布和平行與流頂部至底部/自下而上或組合

14、自動化和定制，包括Tcl手和查找流